PLL回路の低消費電力化、低ノイズ化の取り組みとして、PLL比較周波数を1GHzに設定しPLL帯域を広くすることで、PLL帯域内ノイズ化の低減を図った。その1GHzの信号は簡素なInteger-N PLLで生成する構成とした。さらに、微細CMOSプロセスを活かして、比較周波数1GHzで動作するデジタルリッチなADPLL（All Digital PLL）を設計した。PLLテストチップ（図2）を試作し、性能評価した結果、出力周波数10GHz時のPLL帯域内位相ノイズは-105dBc/Hzであり、既存の量子ビット制御装置に搭載されているPLLに近いノイズ性能を得た。さらに、量子ビット制御装置で重要となる長期の位相揺らぎについては、ルビジウム発振器を基準とした測定系で、測定時間1,000秒、測定時間分解能40ミリ秒の時間軸測定において、ADPLL単体で0.12度rmsを確認した。本開発のPLLの消費電力は、既存の量子ビット制御装置搭載のPLLより約80%低減を図った。

受信回路の低ノイズ化の取り組みとして、10GHz帯CMOS LNA（Low Noise Amplifier）の回路構成をノイズキャンセル抑圧構成とした。LNAには高周波で信号損失を最小化する種々のレイアウト技術を用いたトランジスタを新たに開発した。送信回路は、PA（Power Amplifier）から受信回路への信号リークを抑圧するために、PA回路の負荷に磁気リークを抑えるクローバ型のトランスを開発した。さらに、送受信回路間アイソレーションの向上を目的として、LNAとPAに完全差動回路構成を採用した。こうした取り組みの有効性を実証する送受信回路テストチップ（図3）を22nm SOI（Silicon On Insulator） CMOSで試作し、高周波特性の優れるFOWLP（Fan Out Wafer Level Package）に封止し、常温にて性能評価を実施した。10GHz帯CMOS LNAのNF（Noise Figure）はESD（Electro-Static Discharge）耐性を有しながら約2.5dBを達成し、CMOS LNAとして業界トップレベルのNFを確認した。本開発のLNAのNF特性は、シミュレーション結果と実測値の比較的良好な一致を示した。また、PAの送信出力は、微細CMOSプロセスにおける低電圧動作においても既存の量子ビット制御装置と同等の10dBm以上を実現した。さらに、送受信間アイソレーションは、送信回路と受信回路を同一チップに集積しながら、目標値である70dB以上を達成した。本開発の送信回路と受信回路の消費電力は、既存の量子ビット制御装置の1/10程度を実現した。