現状の常温環境に置かれた量子ビット制御装置において、マイクロ波制御信号を送受信するフロントエンドアナログRF部（図1）は、高周波特性やノイズ性能に優れた化合物半導体デバイスやbipolarデバイス、多くのディスクリート部品で構成され、実装サイズが大きく、消費電力が大きい。今後、量子ビット数を増やしていくためには、フロントエンドアナログRF部の実装サイズおよび消費電力を飛躍的に削減する必要がある。そこで本研究開発項目では、フロントエンドアナログRF部の主要な機能ブロックであるPLL（Phase Locked Loop）回路と送受信回路について、常温環境での使用を想定し、微細CMOSデバイスでの設計を行い、小型化および省電力化を目指した。さらに集積化で課題となる送受信間のアイソレーション向上にチャレンジした。

2024年度までに開発したPLL回路および送受信回路のテストチップ（22nm FDSOI CMOS）の評価結果より、フロントエンドアナログRF部の統合化の設計指針をまとめた。
量子ビット制御装置で重要となる長期の位相揺らぎに関し、主にPLLの基準信号生成とPLL構成の指針を示した。基準信号は周波数安定度が極めて高いルビジウム発振器を源振とし、PLL基準信号周波数を500MHz～1GHzに高く設定する。デジタル型の位相比較器のBB-PD（Bang Bang Phase Detector）を使用したADPLL（All Digital PLL）で構成する。BB-PDは簡素な回路であり、微細CMOSプロセスでは1GHzのような高い周波数でも動作可能である。アナログ回路も不要で、位相揺らぎの一因となるPLLの定常位相誤差の温度変動を小さくできる。テストチップの長期位相揺らぎ評価結果でも、ルビジウム発振器を基準とした測定系で、測定時間1,000秒、測定時間分解能40ミリ秒の時間軸測定において、10GHz ADPLL単体で0.12度rmsの良好な特性を得た（図2）。

送受信回路の主要構成要素であるLNA （Low Noise Amplifier）およびPA （Power Amplifier）、ならびに送受信間の高いアイソレーションを実現するための微細CMOS統合化の指針を示した。
10GHz LNAにおいては、低ノイズ化のため、寄生容量（Rg、Cds）を最小化したHigh-Qトランジスタ構造を提案した。さらに、シャント用インダクタと整合用インダクタを磁気結合させることで小型化と高ESD耐圧化を図るとともに、低ノイズを実現するノイズ抑圧型回路構成を採用した。10GHz PAにおいては、高周波動作時の出力信号の損失低減を目的に、寄生容量（Cgs、Cds、Cgd）を低減したHigh-Qトランジスタ構造を提案した。また、高出力時の寄生容量によるRF入力端子へのリークに起因する不安定化を抑制するために、中和容量を用いた差動クロスカップルド回路を採用した。送受信間アイソレーション向上のために、グランドインピーダンスの低減を図るとともに、PAには全方位で磁気リークを抑制するクローバー型インダクタ、LNAには送信回路からの磁気リークを抑圧するインダクタ構造を採用した。さらに送受信回路は、完全差動回路構成とした。
送受信回路テストチップの評価結果より、LNAではESD耐性を有しながら10GHzの周波数において約2.5dBのNFを達成した（図3）。また、PAでは10dBm以上の高出力を得た。さらに、ディスクリート部品構成の送受信回路の約1/10の電力と、送受信回路を同一チップに集積した状態で70dB以上のアイソレーションを達成し（図4）、本設計指針の有効性を確認した。