成果概要
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スケーラブルな高集積量子誤り訂正システムの開発[3] 光/Cryo CMOS集積回路によるスケーラブルな古典-量子インターフェース
2025年度までの進捗状況
1. 概要
スケーラブルな量子コンピュータを実現するためには、室温環境-極低温環境をまたぐ膨大な配線をコンパクトにしつつ、古典-量子間で通信される膨大な量のデータを効率的に伝送する必要がある。本研究開発項目では、図1に示すように古典-量子の境界で動作する光/Cryo CMOS集積回路を開発し、高効率な情報伝送を実現する。キー技術として図1の①～④を開発している。進捗状況として、（a）量子ビット制御アーキテクチャ、（b）光集積回路の低温特性測定、（c）Cryo CMOS向けPDK、（d）Cryo集積回路の設計技術において成果を得ている。
2. これまでの主な成果
（a） 量子ビット制御アーキテクチャ
図2に示す低コスト量子ビット回路アーキテクチャを提案した。加えて、このアーキテクチャを光電融合回路に拡張し、数値計算ベースの評価により従来のCMOSベースのシステムと比べて大幅に電力を削減できることを示した。
（b） 光集積回路の低温特性測定
液体ヘリウムおよび液体窒素中に光集積回路を入れ、その動作特性を測定した。室温動作時と同様のスイッチング特性を確認した（図3）。
（c） Cryo CMOS向けPDK
7K環境での実測に基づき、180nmプロセスのトランジスタにおける基板バイアスの依存性を、BSIM4を用いてモデル化した。これを活用し、電源電圧と基板電圧の組み合わせからなる計100個の条件のFBB（順方向基板バイアス）対応スタンダードセルライブラリを構築した。本ライブラリによるRISCプロセッサの設計・評価を通じ、低電源電圧化とFBBの併用が、室温動作比で電力遅延積（PDP）を約70%改善することを大規模回路レベルで示した。さらに、本開発セルを用いたAES回路が4.2Kの液体ヘリウム環境下で正常動作することを確認し、構築したPDKの実用性を示した。
（d） Cryo集積回路の設計技術
全探索型表面符号デコーダ回路を例として、回路方式の相違による極低温動作への適性について検討した。まず、エッジ重みの量子化ビット数が論理エラー率に与える影響を評価した。その結果、重みを6ビットに固定的に削減した場合でも、仮定した物理エラー率の範囲内では最適解と同等の訂正精度を維持できることを明らかにした。また、SRAM型のデコーダ設計では、エラーパターンの複雑化に伴いメモリアクセス回数が増加し、処理遅延が増大する。一方で、エッジ重みを論理ゲートの結線情報として回路構造に埋め込む布線論理型の設計では、メモリアクセスに起因するボトルネックを解消でき、定数遅延での動作が期待できることを示した。
3. 今後の展開
得られた知見を統合し、光/Cryo CMOS集積回路によるスケーラブルな古典-量子インターフェースのプロトタイプを試作する。
- Cryo:
- Cryogenic,
- PDK:
- Process Design Kit,
- RISC:
- Reduced Instruction Set Computer,
- AES:
- Advanced Encryption Standard,
- BSIM4:
- Berkeley Short-channel IGFET Model 4