本研究開発項目では、スケーラブルなシステム構築のためのデバイス開発を目標に、Cryo（極低温4K）で安定動作可能なASIC（アプリケーション専用集積回路）やSoC（システムオンチップ）の開発を行う。課題1のディジタル回路（Sine Wave Generator）、課題2のPLL （Phase-Locked Loop）、課題3のDAC、課題4のADCの4つの回路ブロックを集積したSoC（System on a Chip）を試作し、その極低温での正常動作を確認した（図1）。ただし、DACの極低温での性能に問題があり、2025年度に試作を行う予定である。

項目1、4、5では、項目2よりすでにFPGA上に実装済のディジタル信号処理プロセッサ（DSP）のRTL（Register Transfer Level）をASIC向けに改変することで22nm バルクプロセスを用いてASIC化した。設計手法の問題から正常動作とはならなかったが、得られた知見をもとに4Kで動作するSRAMマクロを設計し、それを使って一部演算をビット幅の小さい浮動小数点化した第2版を設計中である。Cryoで疑似SRAMとして利用可能なGCDRAMを試作し、Cryoではmsオーダーの保持時間となることを実測により確認した。
項目2では、CryoにおけるRF（高周波）フロントエンド回路実現に向け、デバイスモデル化および要素回路の設計評価を継続して実施した。デバイスモデル化については2023年度に提案した配線抵抗モデルを実測で確認・改良し、実用性の高いモデルの提案を行った。図2 に実測結果とモデルの比較の一例を示す。提案モデルは従来のモデルよりも高い精度を達成したが、4 K付近ではなお誤差が生じることが分かった。RF要素回路についてはクロック生成PLLを設計し、4Kでの動作を実測で確認した。また、RF信号源およびミキサ回路を 22nm CMOSプロセスにて設計した。

項目3では22nm CMOS プロセスで設計したDAC（12bit、2Gsps、右列にレイアウト　図3a）を常温及び4Kで測定した。測定の結果、DACの線形性の悪さから有効bit数（ENOB）が6bitと想定の性能を出せなかったが、4Kでの測定環境の構築など次につながる環境構築ができ、次回の試作への改善点も明らかになった。また、ベイズ最適化を用いて8bit ユナリ型DACの自動設計を実現した。8bitDACの回路規模で実行時間が6時間以下であることから、12bitDACへ拡張した場合の実行時間の問題が今後の課題として明らかになった。課題4では、Cryoで動作する性能スケーラブルな高速ADCを実現するために、22nmバルクCMOSプロセスを用いて、8チャネルタイムインターリーブで動作するADCを設計した。また、タイムインターリーブ動作時に課題となるチャネル間ミスマッチ補正回路を設計し、これらのテストチップを作成した（図3b）。作成したADCは常温及び液体ヘリウム（4.2K）環境下で正常動作が確認され、分解能10bit、サンプリングレート2GS/sのADCの開発に成功した。