本研究開発項目では、スケーラブルなシステム構築のためのデバイス開発を目標に、Cryo（極低温4K）で安定動作可能なASIC（アプリケーション専用集積回路）やSoC（システムオンチップ）の開発を行う。極低温動作可能なDRAM（動的メモリ）、極低温配線モデルの基礎研究を行った。さらに極低温動作向けのSoC上に、SWG（Sine Wave Generator）、PLL （Phase-Locked Loop）、DAC（Digital to Analog Converter）、ADC（Analog to Digital Convertor）の4つの回路ブロックを集積し、その極低温での正常動作を確認した（図1）。

項目1、 4、5では、項目2で既にFPGA上に実装済みのディジタル信号処理プロセッサ（DSP）のRTL（Register Transfer Level）をASIC向けに改変し、さらに一部演算をビット幅の小さい浮動小数点化した。4K向けに設計したSRAMも使い、このRTLを22nm バルクプロセスを用いてASIC化し、常温での一部回路の正常動作を確認した。Cryoで疑似SRAMとして利用可能なGCDRAM（Grain Cell DRAM）を試作し、Cryo環境ではmsオーダーの保持時間となることを実測により確認した。
項目2では、CryoにおけるRF（高周波）フロントエンド回路実現に向け、デバイスモデル化および要素回路の設計評価を継続して実施した。デバイスモデル化については2023年度に提案した配線抵抗モデルを実測で確認・改良し、実用性の高いモデルの提案を行った。図2 に実測結果とモデルの比較の一例を示す。提案モデルは従来のモデルよりも高い精度を達成したが、4 K付近ではなお誤差が生じることが分かった。RF要素回路についてはクロック生成PLLを設計し、4Kでの動作を実測で確認した。また、RF信号源となる局部発振器（LO）、ミキサ、パッシブバラン（平衡不平衡変換回路）を 22nm CMOSプロセスにて設計した。

項目3では22nm CMOS プロセスで設計したDAC（12bit、2GS/s）を常温と4Kで測定した。測定の結果、DACの線形性が十分でないため有効bit数（ENOB）が6bitと想定した性能を達成できなかったが、上位9bitを温度計符号、下位3bitを二進符号とすることで同時スイッチングを抑制したDACを設計中である。また、ベイズ最適化を用いて8bit ユナリ型DACの自動設計を実現した。8bitDACの回路規模で実行時間が6時間以下であることから、12bitDACへ拡張した場合の実行時間の問題が今後の課題として明らかになった。
項目4では、Cryoで動作する性能スケーラブルな高速ADCを実現するために、22nmバルクCMOSプロセスを用いて、8チャネルタイムインターリーブで動作するADCを設計した。また、タイムインターリーブ動作時に課題となるチャネル間ミスマッチの補正回路を設計し、これらのテストチップを作成した（図3a）。作成したADCは常温及び液体ヘリウム（4.2K）環境下で正常動作が確認され、分解能10bit、サンプリングレート2GS/sのADCの開発に成功した（図3b）。
項目１から４の要素回路を集積したSoCの極低温での実測も実施し、DACの性能に問題があったものの正常動作を確認した。