成果概要
スケーラブルな高集積量子誤り訂正システムの開発[4] フロントエンド・バックエンドのCryo CMOS化
2023年度までの進捗状況
1. 概要
本研究開発項目では、スケーラブルなシステム構築のためのデバイス開発を目標に、Cryo（極低温4K）で安定動作可能なASIC（アプリケーション専用集積回路）やSoC（システムオンチップ）の開発を行う。具体的には、次の4つの課題に取り組んでいる。課題1では、フロントエンドのディジタル回路の一部を Cryoで動作させるための ASIC 開発を行う。課題2ではCryo-RF（無線周波数）デバイスモデルの構築のための特性評価チップを試作するとともに受動素子を加えた特性の評価を行う。課題3では、低電圧、高精度電流DAC （ディジタルアナログ変換器）の開発を行うとともに、要素回路の自動設計に取り組む。課題4では、Cryoで動作する単体ADC（アナログデジタル変換器）の試作を行い、4Kでの性能評価を行う。
2. これまでの主な成果
課題1では、現状FPGAとHBMで実装されているフロントエンドのディジタル回路の専用ASICとRF/ ADC/DACを統合したフロントエンド向けSoCのアーキテクチャの検討を行うために、項目2よりすでにFPGA上に実装済のRTLを入手し、それをASIC向けに改変することで22nm バルクプロセスを用いてASIC化し、テープアウト（設計データの提出）を行った。
課題2では、デバイス特性を計測するためのチップ試作を行なうとともに、理論検討の結果を国際会議に投稿した。また、要素回路である PLL （位相ロック発振器）はRFフロントエンドでマイクロ波信号源として用いるだけでなくディジタル部のクロック源としても使用する。RF信号源およびクロック源用の PLL を22nm CMOSプロセスにて設計・試作を行なった。さらにCryo RFでの特性についても理論検討を行い、チップ内の配線特性に着目し、Cryoでは配線の抵抗率が配線形状に強く依存することを数値計算で明らかにした。下図に示すように、配線形状によって抵抗率が40倍以上異なることが示されており、従来のように抵抗率を1つの定数として扱うモデルでは精度の高いモデル化は困難であると考えられる。本成果は国際会議に採択された。
課題3では、Cryoで動作する低消費電力のDACを設計し65nm CMOSプロセスで試作した。常温、Cryo での測定環境の構築を進めた。また来年度予定している22nmでの試作に向けて設計を始めた。昨年度、DACの自動設計を深層強化学習で試みた結果、回路規模が大きいため膨大な学習時間が必要であることがわかった。そこで本年度は学習時間短縮のため２つのアルゴリズムをPythonで実装し、DACを構成する基本回路で検証した結果、大幅な時間削減が可能であることを確認した。
課題4では、性能スケーラブルな高速ADCを開発するため、インターリーブ動作に適した単体ADCの変換アーキテクチャを検討し、22nm CMOSプロセスを使用してADCの試作を行った。また、Cryoにおける回路動作の理解と動作の確実性を高めるために、比較器やリングオシレータなどの要素回路を試作した。さらに、試作した回路のCryoでの動作を確認するために、下図に示す液体ヘリウムを用いたデュワー型のCryo評価環境を整備した。試作したADC及び要素回路の評価を常温及び4Kで実施し、すべての回路の正常動作を確認した。
3. 今後の展開
次年度はディジタル部、DAC、ADC、RF-PLLを統合したSoCの試作を行い、Cryoでの動作を確認する。さらに各要素回路のチップ試作と検証も行う。また、課題1ではCryoで動作するSRAM、ならびに低電力化のための組み込みDRAMを用いたメモリの試作も行う予定である。