成果概要
スケーラブルな高集積量子誤り訂正システムの開発[1] ハードウェア向け誤り訂正アルゴリズムとFPGAによるバックエンドシステム
2024年度までの進捗状況
1. 概要
本研究開発項目では、誤り訂正に必要なエラーシンドローム解析を高速かつ低遅延で行える誤り訂正バックエンドシステムの開発を行う。そのために、次の3課題を実施している。課題1では、高速・低遅延でかつスケーラブルなエラーシンドローム解析を実現するための誤り訂正ハードウェアと、FPGAクラスタによる誤り訂正バックエンド（BE）システムの開発を行う。課題2では、BEシステムのハードウェア実装方式最適化による性能改善について調査するため、量子誤り訂正（QEC）コア回路主要部分のASIC化の検討とその性能評価を行う。課題3では、項目2の量子フロントエンド （FE） および誤り訂正BE相互間を接続する高性能かつ高信頼な相互結合網技術、ならびに誤り訂正BEの大規模化に備えてFPGAクラスタの高信頼化技術の開発を行う。
2. これまでの主な成果
課題1） 誤り訂正ハードウェアとFPGAクラスタ
誤り訂正では、物理Qubitから得られるエラーシンドロームグラフに対して最小重み完全マッチング問題を解く必要がある。このために、FPGAハードウェアとして効率的に実行可能な図1のシンドローム部分グラフアルゴリズムを開発し、さらに、複数FPGAによる並列実行に向けてアルゴリズムの改良および拡張を行った。併せて開発したソフトウェアシミュレータにより評価を行ったところ、アルゴリズムの最適化と並列化により論理誤り率が大幅に改善されることを確認した。
また、FPGA向けに開発したシステムオンチップ（SoC）であるAFU Shellを用いて、本アルゴリズムを量子誤り訂正（QEC）回路モジュールとしてFPGA上に実装し、その機能検証と面積・動作周波数の評価を行った。符号距離に対する回路資源消費量と処理性能の特性を分析した上で、複数FPGAによる並列化に向けて、リダクションユニットの出力を多数のFPGA上に実装したファイナルマッチングユニットに分配する方式を第一候補とすることにした。
課題2） QECコアのASIC向け評価
QECコアの具体的なハードウェア実装方法、ASIC向けの最適化手法について検討した。それぞれの要素回路について論理合成、配置配線することで定量的な性能指標を評価するとともに、各要素回路のASIC実装上性能ボトルネックとなる部分について検討した。
また、QECコアの中枢を担う誤りデコーダについてテストチップによる評価を進めるとともに、ASIC向けのマイクロアーキテクチャを策定した。22-nm CMOS製造プロセスで製造したテストチップを実測評価し、先行するデコーダに対する優位性を確認した。また、提案するASIC向け最適化による性能改善についてもシミュレーションで検証した。
課題3）ディペンダブルなエラー訂正バックエンドの実現
FE-BE実証システムの開発に向けて、FEで読み出されたシンドローム情報を転送するEthernetフレームを縮約することで効率的にネットワークの帯域幅を削減する手法を開発し、FPGAへの実装を行った。FE実機がなくともBEによる誤り訂正システムの開発が進められるよう、計算によって事前に生成したシンドローム情報を実データレートでネットワークに送信するフロントエンドエミュレータを実装し、運用中である。これにより、36台までのFEを模擬したネットワークトラフィックを生成可能であり、現時点で利用可能な物理Qubit数に対しても充分である。
また、BEのFPGAクラスタ内での通信の効率化を視野に、Ethernetに代わる高速・低レイテンシの多対多通信の方式を検討し、概念検証用のハードウェアを開発した。
3. 今後の展開
これまで、複数FPGAでのスケーラブルな処理に対応可能な誤り訂正バックエンドシステムの実現に向けて、量子誤り訂正アルゴリズム、そのハードウェア設計、FPGA SoCやフロントエンド（FE）-バックエンド（BE）間ネットワーク等、システムを構成する基本的な技術要素を開発してきた。今後は、アルゴリズムの改良を継続し、100物理量子ビット規模の量子誤り訂正に対するスケーラビリティを示しながら、FPGAクラスタ上に並列量子誤り訂正ハードウェアのBEシステムを実装する予定である。 さらに、項目2と連携して、FEとBEを接続した実証システムを構築し、実際の超伝導量子デバイス、または量子誤りシミュレーション結果を用いて量子誤り訂正の実証を行う計画である。