成果概要
スケーラブルな高集積量子誤り訂正システムの開発[1] ハードウェア向け誤り訂正アルゴリズムとFPGAによるバックエンドシステム
2023年度までの進捗状況
1. 概要
本研究開発項目では、誤り訂正に必要なエラーシンドローム解析を高速かつ低遅延で行える誤り訂正バックエンドシステムの開発を行う。そのために、次の3課題を実施している。課題1では、高速・低遅延でかつスケーラブルなエラーシンドローム解析を実現するための誤り訂正ハードウェアと、FPGAクラスタによる誤り訂正バックエンド(BE)システムの開発を行う。課題2では、BEシステムのハードウェア実装方式最適化による性能改善について調査するため、量子誤り訂正（QEC）コア回路主要部分のASIC化の検討とその性能評価を行う。課題3では、項目2の量子フロントエンド (FE) および誤り訂正BE相互間を接続する高性能かつ高信頼な相互結合網技術、ならびに誤り訂正BEの大規模化に備えてFPGAクラスタの高信頼化技術の開発を行う。
2. これまでの主な成果
課題1) 誤り訂正ハードウェアとFPGAクラスタ
誤り訂正のためには、物理qubitから得られるエラーシンドロームグラフに対して最小重み完全マッチング問題を解く必要がある。ハードウェア実装向けに、Union findアルゴリズムにヒントを得たシンドローム部分グラフアルゴリズムを提案し、そのハードウェア実装（図１）のソフトウェアシミュレータを開発した。また、アルゴリズムの動作検証や誤り訂正精度の評価のために、量子デバイスや観測のエラーを模擬するエラーシミュレータソフトウェアを開発した。
また、提案アルゴリズム主要部分のRegister Transfer Level（RTL)実装を行い、FPGAにおける動作周波数や回路面積の評価を行った。さらに、今後開発するBE用FPGAクラスタのために、理研の開発するシステムオンチップ(SoC)であるAFU Shellの最新FPGAへの移植や、Intel oneAPIとAFU Shellの共存可能性の調査を行った。
課題2) QECコアのASIC向け評価
QECコアの全体アーキテクチャや具体的なハードウェア実装方法について検討した。各構成要素の整理ならびに全体アーキテクチャを策定し、それぞれを論理合成、配置配線することでスケーラビリティ上のボトルネックを調査した。製造プロセスの違いに応じたこうした性能指標の変化についても調査した。
また、QECコアの一部機能ブロックについてのテストチップによる評価を進めた。QECコアのスケーラビリティ、性能上のボトルネックとなる誤りデコーダについて、RTL実装を行った。また、22-nm CMOS製造プロセスによるチップ設計開発環境を整備し、テストチップの製造を進めた。
課題3)ディペンダブルなエラー訂正バックエンドの実現
EthernetによるFE・BEの相互結合網のモックアップを構築し、データの送受信に必要なさまざまな回路の実装を行った上で、実機での性能測定を実施した。また、項目2と連携してFEとBEを統合したシステムの実証を行うため、EthernetによるFE-BE間ネットワークを設計すると共にシンドローム情報を伝送する仕様の検討と要求帯域推定を行い、FE-BE実証システムの開発計画を策定した。
なお、Ethernetでは通信レイテンシが大きく、将来的にはより低遅延な通信機構を用いることが必要になることも明らかになった。従来よりも低レイテンシの高速シリアル通信に関する研究開発を進めており、これをさらに推進することで、将来のより大規模かつ実用的な量子誤り訂正システムの実現に貢献できる。
3. 今後の展開
これまでは、量子誤り訂正のアルゴリズムやそのハードウェア主要部分、およびFPGA SoCやFE-BE間ネットワークなど、BEシステムを構成する基本技術要素の開発を進めてきた。今後は、FPGA単体でのハードウェアによる量子誤り訂正の評価や複数FPGAによるスケーラビリティの推定、およびFPGAクラスタによるBEシステムの構築を行い、目標とする100量子ビット程度の誤り訂正を可能とする方式の見通しを得る。ハードウェア実装方式の最適化による更なる性能改善についても、シミュレーションとテストチップの実測による評価を通して検討を進める。また、項目2と連携して、量子デバイスの観測から誤り訂正までを行うFE-BE統合システムを構築し、動作検証と性能評価を行うと共に、当面入手が困難な規模の物理量子ビット数の誤り訂正についても実証実験を可能にするためのエミュレータを構築する。加えて、項目2と連携し、超伝導以外の量子デバイスに対しての適用可能性の検討を進める。