成果概要
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スケーラブルな高集積量子誤り訂正システムの開発[1] ハードウェア向け誤り訂正アルゴリズムとFPGAによるバックエンドシステム
2025年度までの進捗状況
1. 概要
本研究開発項目では、誤り訂正に必要なエラーシンドローム解析を高速かつ低遅延で行える誤り訂正バックエンドシステムの開発を行う。そのために、次の3課題を実施している。課題1では、高速・低遅延でかつスケーラブルなエラーシンドローム解析を実現するための誤り訂正ハードウェアと、FPGAクラスタによる誤り訂正バックエンド（BE）システムの開発を行う。課題2では、BEシステムのハードウェア実装方式最適化による性能改善を目指し、量子誤り訂正（QEC）コア回路主要部分のASIC化の検討とその性能評価を行う。課題3では、項目2の量子フロントエンド （FE） および誤り訂正BE相互間を接続する高性能かつ高信頼な相互結合網技術、ならびに誤り訂正BEの大規模化に備えてFPGAクラスタの高信頼化技術の開発を行う。
2. これまでの主な成果
課題1） 誤り訂正ハードウェアとFPGAクラスタ
FPGAによるQECデコードの効率的な実行に向けてSyndrome Subgraph Algorithm（SSA）を開発・最適化し、さらに複数FPGAにまたがる並列処理へと拡張した。独自のソフトウェアシミュレータを用いた評価により、アルゴリズムの最適化と並列化によって論理エラー率が大幅に改善されることが確認された。このアルゴリズムをFPGA上のQEC回路モジュールとして実装し、機能を検証すると共に、符号距離に対するリソース消費量および動作周波数を評価した（図1）。複数FPGAの並列化においては、双方向の依存関係のためのFPGA間通信が不要となるようにアルゴリズムを分割し、負荷を分散しながらレイテンシを最小化した。さらに、32台の最新鋭FPGAクラスタを開発し、多数のFPGAを用いて並列QEC回路を実装した。
課題2） QECコアのASIC向け評価
QECコアをASIC化した際の最適アーキテクチャの変化や達成可能な性能について調査を進めた。また、全体のレジスタ転送レベル（RTL）実装を進めると共に、各要素回路についてASIC実装時の消費電力、レイテンシ、面積の見積もりを行った。QECコアの中枢を担う量子誤り訂正符号デコーダについて、ASIC向けの最適なマイクロアーキテクチャを提案し、22-nm CMOSプロセスによるテストチップの製造および実測評価を実施した（図2）。さらに、超伝導量子ビット以外の方式に対するASIC化QECコアについても検討を行った。
課題3） ディペンダブルな誤り訂正バックエンドの実現
FEで読み出されたシンドローム情報をネットワーク上で縮約することでネットワーク帯域幅を大きく削減し、物理量子ビット数のスケーラビリティを実現するアグリゲータの実証システムにおける動作を実現した。また、BEのFPGAクラスタ内での通信の効率化を実現する専用のFPGAベースのEthernetスイッチや、さらなる低遅延・高スケーラビリティを実現するための多対多通信の方式を検討し、概念検証用のハードウェアの動作実証に成功した（図3）。
3. 今後の展開
複数のFPGAによるスケーラブルな処理に対応できる誤り訂正BEシステムの実現に向けて、量子誤り訂正アルゴリズム、そのハードウェア設計、SoC FPGA、およびFE・BE間のネットワークなど、システムの基本的な技術要素の開発を進めてきた。今後は、超伝導量子ビットだけでなく、中性原子量子コンピュータを対象としたQECデコードへの適用も計画している。さらに、量子メモリ実験に留まらず、論理量子ビット演算の実証にも取り組む予定である。
- FPGA:
- Field-Programmable Gate Array、
- ASIC:
- Application-Specific Integrated Circuit