次世代通信に向けた位相同期回路の新方式を開発

東京大学 大学院工学系研究科の飯塚 哲也 教授と、張 浩明 大学院生らによる研究グループは、低ジッタと低スプリアスを同時に実現する位相同期回路（PLL：Phase-Locked Loop）の新方式を開発しました。

無線通信機などで広く用いられる分数分周PLLでは、回路構成上生じる量子化雑音による雑音性能の劣化が問題となり、これを抑制する手法が数多く提案されてきました。多くの既存技術では、その量子化雑音を特定の回路技術により打ち消す方式を採用していますが、回路性能の補正が必要となりPLLのロック時間が長くなるという欠点がありました。

今回の研究では、2段のPLLを使用したカスケード構造において、2つのマルチモジュラス分周器（MMD：Multi-Modulus Divider）を用いた量子化雑音キャンセル手法と、初段の発振回路の雑音を低減するフィードフォワード型雑音キャンセル手法を適用した新たな回路構成により、補正不要の低雑音分数分周PLLを実現しました。開発したPLLは65ナノメートル（1ナノメートルは10億分の1メートル） CMOS（相補性金属酸化膜半導体）プロセスで試作され、157フェムト秒（1フェムト秒は1000兆分の1秒）のジッタ性能と–73dBcのスプリアス性能を実証し、出力周波数や分周比の設定によらず安定した低雑音性能を実現しました。このPLLは、高速無線通信に必要不可欠な低雑音の周波数シンセサイザー技術として、Beyond 5Gや6Gなどの次世代無線通信規格への応用が期待されます。これにより、高速・低遅延といった通信性能のさらなる高度化に加え、高信頼性やエネルギー効率の向上などを通じて新たな社会的価値の創造につながります。

本研究成果は、2026年2月18日（米国太平洋時間）に、半導体集積回路分野の国際会議である「International Solid-State Circuits Conference（ISSCC）」にて口頭発表されます。