開発コストを１／４０に削減するＡＩプロセッサーの新方式を開発

東京大学 大学院工学系研究科の小菅 敦丈 講師、Ｊａｅｗｏｎ Ｓｈｉｎ（ジェウォン・シン） 大学院生、濱田 基嗣 特任教授らによる研究グループは、低い開発コストと低電力性能を両立した新規ストラクチャードＡＳＩＣ型ＡＩプロセッサーを開発しました。半導体製造において大部分を占めるフォトマスクの開発コストを１／４０に削減しつつ、既存の低電力性能に特化したＡＩプロセッサーと同等の電力効率で処理できます。ウェアラブルＩｏＴ応用におけるバイタル信号解析や音声認識に好適です。

スマートウォッチやＡＲ／ＶＲ機器においてＡＩ機能を搭載することで、高度なバイタル解析によるＱＯＬの向上や機器操作性の向上によりユーザーエクスペリエンスの向上が期待されています。一方、こうしたＩｏＴ機器は小型軽量動作を追求するためバッテリー駆動であり、かつ安価であることが求められます。これまで低電力動作を追求するためＡＩプロセッサーが世界中で研究開発されていますが、いずれもフォトマスク開発にかかる１０億円単位の開発コストが高い障壁となりＩｏＴデバイスへの採用が困難でした。低電力性能を追求するほどタスクに特化するため汎用性がなくなり、半導体の設計データであるフォトマスクを使い回すことができなくなります。フォトマスクの開発製造は非常に高額であり、この開発コストを回収するためにはチップ単価が極めて高額になることから、安価なデバイスの実現が難しいという問題がありました。

本研究では低電力動作と低コストを両立するため、ストラクチャードＡＳＩＣ方式の新規ＡＩプロセッサーを開発しました。演算回路と配線をあらかじめ実装したチップを上層配線の途中まで製造しておき、ＶＩＡ１層のみで特定のＡＩ処理に応じたＡＩプロセッサー回路を構成するビアプログラマブルニューロンアレー（Ｖｉａ－ｐｒｏｇｒａｍｍａｂｌｅ Ｎｅｕｒｏｎ Ａｒｒａｙ）技術を開発しました。ＡＩプロセッサーの製造に必要なフォトマスク枚数を“ＶＩＡ層”１枚に減らし低コスト化を実現しました。実現にあたっての技術課題は巨大な実装面積です。深層ニューラルネットワークを布線論理方式で実装するため、実装する信号配線が膨大になり広大なチップ面積が必要となっていました。従来方式では半導体集積回路として製造可能な限界面積を大幅に超過していたため、実現できませんでした。そこで研究チームは新たに回路と信号配線を時分割で再利用し回路面積を削減する、ビットニューロン順次回路技術を開発しました。さらに深層ニューラルネットワークの重み係数を１６ビット（６５，５３６種類）から３値（＋１、－１、０の３種類）に削減しながらも精度を保つ、関数選択的非線形ニューラルネットワーク（Ｆｕｎｃｔｉｏｎ－Ｓｅｌｅｃｔｉｖｅ Ｎｏｎ－ｌｉｎｅａｒ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ、ＦＳ－ＮＮＮ）技術も開発しました。重み係数を１６ビットから３値にすることで必要な信号配線本数を削減しています。これらの技術を組み合わせた結果、信号配線本数を１／１０２４に削減し省面積化を実現、１０平方ミリメートル以下とＩｏＴ用途として十分小さな回路面積でストラクチャードＡＳＩＣによるＡＩ機能実装に成功しました。ウェアラブルＩｏＴ機器のみならず、ドローン、自動車内エンタメ機器制御、ＡＲ／ＶＲ機器への応用が期待されます。

本研究成果は、２０２５年２月１８日（米国太平洋時間）に、半導体集積回路分野で世界最高峰の国際会議である「Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ）」にて口頭発表されます。