開発した技術の概要

開発した技術の概要

　カオス符号を拡散符号として利用するスペクトル拡散、及びチャネル間を非同期化することで、IMT2000のW-CDMAシステムと比較してユーザー数がスケーラブルに２５％増加するカオスCDMA通信方法を世界に先駆けて開発し、さらにカオス符号をディジタル信号処理回路で生成することを可能にするダブルビットハーネシング法を開発し、カオスCDMAチップのLSIチップによる実証実験に成功した。
　これにより同時に基地局をアクセスすることが可能なユーザー数を２５％増やすことに成功した。
　本技術は、ユーザー間非同期システムのW-CDMA、及びユーザー間同期システムのCDMA２０００両方に適用可能な干渉雑音抑圧技術であり、基地局施設コストを２０％下げる。５００億円のネットワーク施設コストの場合、この技術を用いることにより４００億円のネットワーク施設コストになり、１００億円の削減効果が出る。

第３世代携帯電話システムへの本技術の適用効果

　今回開発した干渉雑音抑圧技術の第３世代携帯電話システム（W-CDMA）に適用した場合の評価を36CPUのクラスター計算機を利用してシミュレーションした結果は以下の通り。

図１．	W-CDMAシステムに本技術を適用した場合の同時接続可能なユーザー数（横軸）対ビット誤り率（縦軸）

紫色(ＡＳＮ)が従来のW－CDMA
水色(ＡＡＮ)、青色(ＡＡＵＢ）が、今回開発した技術を適用したW-CDMAシステムに相当。

ビット誤り率＝０．００１において
（従来）：（今回のユーザー数）＝１６：２０
となっており、約２５％のユーザー数増加となっている。

デジタルカオス拡散符号のLSIチップによる高速発生

カオスCDMAチップ用カオス拡散符号の生成

図２．従来法によるカオス符号のLSIチップ化結果
（デジタルオシロスコープで観測された波形）
LSIチップへの実装時に固定小数点演算を施すため、波形はカオス性のない短い周期軌道となる。

図３．今回開発したダブルビットハーネシング法を適用した場合の
カオス符号のLSIチップ化(*)

波形はカオスであり、30MHzという低いクロック数を持つ低消費電力なLSIチップで、1秒間に1Gbit相当生成する高速なデジタルカオスを発生することに成功した。

(*)ＦＰＧＡチップ(Field Programming Gate Array Chip)を使用。

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