ポイント
- 極低消費電力で動作する、トンネル電流を用いた新しいトランジスターの開発に成功した。
- ひずみＳｉとＧｅのヘテロ界面からなる接合を用いることで、従来とほぼ同等の構造のままで、高い性能をもつトンネル電界効果トランジスターを実現した。
- ＩＴ機器の大幅な省電力化やバッテリー不要な集積回路など新しい応用を可能に。
ＪＳＴ 戦略的創造研究推進事業において、東京大学 大学院工学系研究科の高木 信一 教授らは、極低電圧での動作が可能な新しい構造のトンネル電界効果トランジスター注１）を開発しました。
ＩＴ機器の消費エネルギーの増大は、国際的にも重大な課題であり、従来のＭＯＳトランジスター注２）とは動作原理の異なる、極低消費電力で動作するデバイスの開発競争が激しくなっています。
本研究グループは、今回、従来のＭＯＳ（金属酸化膜半導体）トランジスターとほぼ同等の素子構造で、Ｓｉ（シリコン）に引張り応力を加えたひずみＳｉ注３）とＧｅ（ゲルマニウム）のヘテロ界面注４）からなる接合を用いる新しいトンネル電界効果トランジスターを実現しました。このトランジスターは、ゲート電圧注５）のわずかな変化で極めて大きな電流変化を実現し、素子のオン状態とオフ状態での電流比を世界最高値にまで高めることに成功しました。
この素子を用いることで、低い電源電圧でも動作する集積回路を実現する道を開きました。ＩＴ機器の大幅な省電力化をもたらし、バッテリー不要な集積回路（ＬＳＩ）など、新しい応用を可能にすることが期待されます。
本研究成果は、２０１４年１２月１４日（米国西部時間）発行の国際会議Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）の「Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ」に掲載されます。
本成果は、以下の事業・研究領域・研究課題によって得られました。
戦略的創造研究推進事業 チーム型研究（ＣＲＥＳＴ）
| 研究領域 |
「素材・デバイス・システム融合による革新的ナノエレクトロニクスの創成」
（研究総括：桜井 貴康 東京大学 生産技術研究所 教授） |
| 研究課題名 |
「極低消費電力集積回路のためのトンネルＭＯＳＦＥＴテクノロジーの構築」 |
| 研究代表者 |
高木 信一（東京大学 大学院工学系研究科 教授） |
| 研究期間 |
平成２５年１０月～平成３１年３月 |
ＪＳＴはこの領域で、材料・電子デバイス・システム最適化の研究を連携・融合することにより、情報処理エネルギー効率の劇的な向上や新機能の実現を可能にする研究開発を進め、真に実用化しイノベーションにつなげる道筋を示していくことを目指しています。上記研究課題では、実用的で高性能のデバイス技術を開発するとともに、トンネル電界効果トランジスターの設計技術や回路技術を構築し、０．３Ｖ以下で動作しうる極低消費電力のシステムの実現を目指しています。
＜研究の背景と経緯＞
ＩＴ機器が消費する電力は近年急激に増加しており、２０２５年には現在の約５倍、国内総電力量の２０％を消費するとの試算があります。消費電力の多くは、ＬＳＩチップに起因していることから、エネルギー利用の飛躍的な高効率化を実現するためには、ＬＳＩチップの論理演算に使われているＭＯＳトランジスターの消費電力の低減、特に電源電圧の低減が喫緊の課題となっています。しかしながら、これまでのＭＯＳトランジスターでは、論理演算における信号のオン状態とオフ状態の電流を、わずかな電圧変化で切り替えることが原理的にできないため、電源電圧を本質的に下げられないという問題があります。
この問題を解決するための新原理の素子として、電子がエネルギー障壁を量子力学的にトンネリング注６）する際のトンネル電流を利用し、これをゲート電極により制御するトンネル電界効果トランジスター（トンネルＦＥＴ）が、近年注目されています。しかし、トンネルＦＥＴはまだ研究途上にあり、電流をわずかな電圧変化で急激に切り替えようとしても、オン電流とオフ電流の差を大きくとることができないという問題がありました。また材料的にも、ＩｎＧａＡｓやＧａＳｂなどのＩＩＩ－Ｖ族化合物半導体のヘテロ構造を用いるなど、現在のＳｉ集積回路における半導体技術をそのまま転用することが難しく、短期間での実用化が困難という問題もありました。
＜研究の内容＞
トンネルＦＥＴにおいて、オン電流とオフ電流の差を大きくとるためには、電子の量子力学的トンネリングを起こすエネルギー障壁幅注７）を非常に薄くすること、さらにこのトンネル電流を大きくすることができる材料上の工夫をすることが必要です。図１は今回、実現したトンネルＦＥＴのデバイス構造、図２は実際に試作した素子の断面透過電子顕微鏡写真を示しています。従来からＭＯＳトランジスターのチャネル注２）として用いられているＳｉに、引張り応力を加えたひずみＳｉとＧｅのヘテロ界面を用い、トンネリングを起こすソース領域を高濃度のＧｅ、チャネル材料をひずみＳｉとしました。その結果、主流で用いられている横型（プレーナ）構造で、さらに現在の集積回路プロセスに馴染みやすい材料を用いながらも、極めて薄いエネルギー障壁幅を形成することに成功しました（図３）。素子作製プロセスの模式図を図４に、結果として得られた素子の電気特性を図５に示します。良好な電界効果トランジスター特性を示すとともに、わずかな電圧変化で急激に電流を切り替えることと、大きなオン電流とオフ電流の比を得ることの両方を同時に実現することに成功しました。
加えて、今回のトンネルＦＥＴの基板側に電圧を加えることにより、トンネルＦＥＴのオン電流が大きく向上できることも見いだしました。結果として、Ｓ係数注８）と呼ばれる電流変化の早さの尺度で、最小値２８ｍＶ／ｄｅｃａｄｅ（ミリボルト・パー・デケード）、またオン電流とオフ電流の比が１０７以上というこれまでのトンネルＦＥＴで最も大きい値を実現しました。結果として、この素子を用いることで、現行トランジスターの０．９から０．３ボルト（Ｖ）以下にまで、電源電圧を低下しても動作する集積回路を実現する道を開きました。
トンネルＦＥＴは、将来の極低消費電力集積回路に必須の素子として世界的に認知され、世界的に企業や国立研究機関、大学などの間でしのぎを削る研究開発が進められています。今回の研究成果は、インテルやベルギーの先端半導体研究機関であるｉｍｅｃ、カリフォルニア大バークレー校、スタンフォード大などから報告されているトンネルＦＥＴの特性を上回る性能を実現しています（図６）。
＜今後の展開＞
現在、データセンターやＩＴ機器の消費電力削減と省エネルギーの必要性は、国際的にも明白な課題です。トランジスターの電力を大きく削減できるトンネルＦＥＴが実用化されれば、集積回路技術に与えるインパクトは極めて大きいと言えます。特に、現在のＳｉトランジスター工程と整合性のよい方式で実現できれば、現存する半導体製造工程に大きな変更を施すことなく容易に作製することができるので、現在用いられているＳｉ－ＭＯＳトランジスターと一緒に、集積回路の中に組み込むことができ、爆発的に用途や適用例が拡大していくことが期待されます。実用化に向けてさらなる素子構造や作製工程の最適化による一層の性能向上が期待され、今後、その伝導機構の定量的理解を通して、素子構造の最適化を進めていきます。
トンネルＦＥＴ技術は、これまで半導体分野の進展を支えてきた素子寸法の微細化に頼ることなく低消費電力化が実現できるため、近い将来限界を迎えると言われている素子微細化の課題を解決し、特に日本の今後の半導体産業の活性化と再生につながるキーデバイス技術となる可能性を秘めています。
また、製品応用の観点では、センサーネットワークや無給電で動作する集積回路などを含め、極低消費電力素子が必要な分野はすでに多く存在しています。トンネルＦＥＴの実用化により、これまでの半導体集積回路技術では実現できなかった新たな応用分野や市場が出現し、応用領域がより一層広がっていくことが期待されます。
＜参考図＞
図１ 今回実現したトンネルＦＥＴのデバイス構造
高濃度Ｐ型のＧｅ（ゲルマニウム）がひずみＳｉのチャネル上に形成され、ゲート絶縁膜としてＡｌ２Ｏ３（酸化アルミニウム）とＴａ（タンタル）からなるゲート電極が、またひずみＳｉ中には高濃度Ｎ型のドレイン領域が形成されています。ＧｅソースにはＮｉ（ニッケル）のコンタクト電極が形成されています。各電極には、Ａｌ（アルミニウム）の引出電極が形成されています。基板はＳｉ（シリコン）基板が使われており、ひずみＳｉの間には、埋め込み酸化膜が形成されています。
図２ ＧｅソースとひずみＳｉチャネルの近傍の素子構造と
試作された素子の断面透過電子顕微鏡写真の拡大図
左図は試作した素子の概念図、右は左図の赤線部分の断面透過顕微鏡写真です。ひずみＳｉ上に、Ｂ（ボロン：ホウ素）を含んだＧｅソース、ゲート絶縁膜としてＡｌ２Ｏ３（酸化アルミニウム）とゲート電極となるＴａ（タンタル）が形成されています。
図３ ＧｅソースとひずみＳｉチャネルによる
トンネルＦＥＴのトンネリング特性向上の模式図
Ｇｅを用いることにより価電子帯端が上昇し、またひずみＳｉチャネルを用いることにより伝導帯端が低下することにより低下する。結果として、量子トンネリングを起こす際のエネルギー障壁が低下するため、トンネル電流が増加する。
図４ 今回作製したトンネルＦＥＴの製造工程の概略図
埋め込み酸化膜上のひずみＳｉにまず、高濃度Ｎ型のドレイン領域を形成した後、Ｂ（ボロン：ホウ素）を含んだＧｅエピタキシャル層を結晶成長させます。その後、ソース以外のＧｅ層をエッチングした後、ゲート絶縁膜であるＡｌ２Ｏ３（酸化アルミニウム）、Ｔａ（タンタル）からなるゲート電極を形成します。その後、Ｇｅソースの上にＮｉ（ニッケル）のコンタクト電極が形成し、最後に、各電極上に、Ａｌ（アルミニウム）の引出電極が形成して、完成します。
図５ 今回作製したトンネルＦＥＴの電流‐電圧特性
左は、ドレイン電流とゲート電圧の関係を示します。ゲート電圧の変化に対して、ドレイン電流が急激に変化していることが確認できます。また、ドレイン電流に比べて、ゲート電流は十分低くリーク電流が抑制されていることが分かります。右はドレイン電流とドレイン電圧の関係（パラメータは、ゲート電圧）を示します。通常のトランジスターと同様に、ドレイン電圧を十分高めるとドレイン電流が十分飽和していることが分かります。
図６ 作製した素子のベンチマーク
（他の研究グループから報告されているトンネルＦＥＴとの特性の比較）
横軸はＳ係数の最小値、縦軸はオン電流とオフ電流の比を示しています。Ｓ値は小さいほど、またオン電流とオフ電流の比は、大きいほど優れた特性となります。○は他の研究グループの報告結果、★は、今回の研究成果です。
＜用語解説＞
- 注１） トンネル電界効果トランジスター
- 半導体中のエネルギー障壁を越えてトンネリングする電流を別の電極の電圧によって制御することで、電流のスイッチング動作を行う素子。
- 注２） ＭＯＳトランジスター、チャネル
- ＭＯＳＦＥＴ（ＭＯＳトランジスター）は、Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属－酸化膜－半導体）Ｆｉｅｌｄ－Ｅｆｆｅｃｔ－Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジスター）の略号。金属電極に加えた電圧により半導体側に電子（負の電荷）あるいは正孔（正の電荷）のキャリアを誘起して、電流のオン・オフ動作を行う素子。ＬＳＩの最も基本となっている素子である。キャリアが走行する領域のことを、チャネルという。
- 注３） ひずみＳｉ
- Ｓｉに応力を加えて、バンドギャップや移動度などの物理的特性を変化させたもの。現在、さまざまな方法で応力を閉じ込める方法が提案されており、１０年ほど前から、先端ロジック集積回路の中のトランジスターのチャネルとして実用化されている。
- 注４） ヘテロ界面
- 異なる種類の半導体を接触させることにより得られる界面のこと。
- 注５） ゲート電圧
- 電界効果トランジスターの電流のオンとオフを制御するゲート電極に加えられる電圧。
- 注６） 量子トンネリング
- 電子などの非常に微細な粒子が、古典的には乗り越えることができないポテンシャル（エネルギー）障壁を、量子効果すなわち、時間とエネルギーとの不確定性原理により乗り越えてしまう（透過してしまう）現象。
- 注７） エネルギー障壁幅
- 量子トンネリングを起こす際の、古典的には乗り越えることができないポテンシャル（エネルギー）障壁の距離。
- 注８） Ｓ係数
- トランジスターにおいて、電流を一桁変化させるために必要なゲート電圧の変化量。Ｖ／ｄｅｃａｄｅという単位が使われる。ここで、ｄｅｃａｄｅは電流一桁の分の意味である。
＜論文タイトル＞
“High Ion/Ioff Ge-source ultrathin body strained-SOI Tunnel FETs - impact of channel strain, MOS interfaces and back gate on the electrical properties”
（ゲルマニウムソース薄膜ひずみＳＯＩトンネルＦＥＴの実現とその電気特性に与えるひずみ、ＭＯＳ界面、バックバイアスの効果）
＜お問い合わせ先＞
＜研究に関すること＞
高木 信一（タカギ シンイチ）
東京大学 大学院工学系研究科 電気系工学専攻 教授
〒113-0032 東京都文京区弥生２－１１－１６
Tel：03-5841-0419 Fax：03-5841-0429
E-mail：
＜ＪＳＴ事業に関すること＞
古川 雅士（フルカワ マサシ）
科学技術振興機構 戦略研究推進部
〒102-0076 東京都千代田区五番町７ Ｋ’ｓ五番町
Tel：03-3512-3524 Fax：03-3222-2066
E-mail：
＜報道担当＞
科学技術振興機構 広報課
〒102-8666 東京都千代田区四番町５番地３
Tel：03-5214-8404 Fax：03-5214-8432
E-mail：
東京大学 大学院工学系研究科 広報室
〒113-8656 東京都文京区本郷７－３－１
Tel：03-5841-1790 Fax：03-5841-0529
